L'intégration du contrôleur de mémoire au sein même du processeur représente un changement important dans la relation entre les composants de la carte mère, ce rôle étant jusqu'ici voué au pont nord du chipset, et chamboule quelque peu la terminologie associée aux relations entre les différents éléments. Voyons précisément ce qu'il en est.

La figure ci dessous montre l'exemple d'un schéma classique de relation entre un processeur et le contrôleur mémoire intégré au pont nord. Il peut s'agir par exemple d'un Pentium 4 utilisant un bus 200MHz et une mémoire cadencée à 200MHz également.

La fréquence de 200MHz fournie par le générateur d'horloge cadence le pont nord, c'est le FSB. Le pont nord et le processeur communiquent sur un bus de 64 bits à une fréquence de 200MHz, mais à chaque cycle d'horloge ce sont 4 paquets de 64 bits qui sont envoyés dans le cas d'un Pentium 4. Par abus de langage, on assimile cette caractéristique à une fréquence de 4x200MHz, soit 800MHz, sur un bus 64 bits. Les échanges entre le contrôleur mémoire (intégré au pont nord) et la mémoire s'effectuent également à 200MHz, sur un bus de 64 bits par canal mémoire. S'agissant de mémoire DDR, ce sont cette fois deux paquets de 64 bits qui sont envoyés à chaque cycle d'horloge.

Le K8 présente un schéma de fonctionnement quelque peu différent :

Le générateur d'horloge cadence toujours le pont nord et fournit la fréquence qui sert de référence pour la liaison HyperTransport entre le pont nord et le processeur. On peut ainsi assimiler la fréquence de référence de l'HyperTransport au FSB, car le processeur se sert de cette fréquence pour produire sa fréquence interne.

Comme on le voit, le contrôleur mémoire est désormais cadencé à la fréquence du processeur, les requêtes sont ainsi envoyées à la mémoire à la vitesse du processeur, sur un bus large de 64 bits par canal mémoire. On constate également qu'il n'y pas plus le moindre lien entre le générateur d'horloge et la mémoire. Celle-ci est en fait cadencée à partir de la fréquence du processeur, à laquelle est appliqué un diviseur. Le tableau ci-dessous affiche les diviseurs appliqués selon la fréquence du processeur et la fréquence requise par la mémoire.

Si l'intégration du contrôleur n'augmente en rien le débit fourni par la mémoire, il permet en revanche d'accélérer de façon spectaculaire les temps de requête. Les mesures de latence sont donc pour le moins excellentes, comme nous le verrons plus loin lors de nos mesures. De plus, à la différence d'une architecture à contrôleur externe, les performances du contrôleur mémoire du K8 augmentent en même temps que la fréquence du processeur ; la vitesse des requêtes mémoire augmente donc en même temps que la fréquence du CPU. Le contrôleur mémoire intégré prend également un intérêt tout particulier dans les systèmes multi-processeurs : la capacité mémoire adressable et la bande passante augmentent en effet avec le nombre de processeurs.

La seule ombre au tableau concerne le manque de souplesse face à une nouvelle technologie mémoire. Le contrôleur est lié à une technologie donnée, et toute évolution nécessite une évolution simultanée du processeur. Les technologies mémoire ne changent pas très souvent, moins souvent en tout cas que les familles de processeurs, mais le changement de design du processeur qui s'en suit peut s'avérer coûteux.